【摘要】 本发明涉及一种基于频域相关干涉仪的宽带测向控制方法，含有下列步骤：步骤1：采用宽带接收机接收被测信号并进行处理得到高位宽的零中频复信号数据；步骤2：将高位宽的零中频复信号数据拆分成低位宽的零中频复信号数据后组帧；步骤3：对组帧后的数据进行并串转换处理得到高速串行数据，再通过光纤收发器发送到后端信号处理平台；步骤4：后端信号处理平台对高速串行数据进行串并转换处理后得到并行数据，再对该并行数据进行译码得到恢复后的零中频复信号数据；步骤5：对恢复后的零中频复信号数据进行FFT处理、频域相关干涉仪快速测向，确定出被测信号的来向；本发明解决了现有传统的相关干涉仪计算处理实时性不强的问题。 【专利类型】发明授权 【申请人】中国人民解放军信息工程大学 【申请人类型】学校 【申请人地址】450002 河南省郑州市金水区俭学街7号 【申请人地区】中国 【申请人城市】郑州市 【申请人区县】金水区 【申请号】CN201210280462.4 【申请日】2012-08-08 【申请年份】2012 【公开公告号】CN102819006B 【公开公告日】2014-03-19 【公开公告年份】2014 【授权公告号】CN102819006B 【授权公告日】2014-03-19 【授权公告年份】2014.0 【IPC分类号】G01S3/12 【发明人】王斌; 王大磊; 王成; 吴瑛; 吴江; 唐涛; 杨宾 【主权项内容】一种基于频域相关干涉仪的宽带测向控制方法，其特征是：含有下列步骤：步骤1：采用宽带接收机接收被测信号，宽带接收机对接收到的被测信号进行处理后得到高位宽的零中频复信号数据；步骤2：将高位宽的零中频复信号数据拆分成低位宽的零中频复信号数据，然后对低位宽的零中频复信号数据进行组帧；步骤3：对组帧后的数据进行并串转换处理后得到高速串行数据，通过第一光纤收发器将该高速串行数据发送到后端信号处理平台；步骤4：后端信号处理平台对接收到的高速串行数据进行串并转换处理后得到并行数据，再对该并行数据进行译码后得到恢复后的零中频复信号数据；步骤5：后端信号处理平台对恢复后的零中频复信号数据进行FFT处理后，再进行频域相关干涉仪快速测向，确定出被测信号的来向；步骤1中：宽带接收机对接收到的被测信号依次进行滤波、放大、下变频、中频滤波、采样后，再经过数字下变频变换为高位宽的零中频复信号数据；宽带接收机可接收Ｎ个通道宽带天线阵的输出信号，Ｎ为大于等于1的自然数；步骤4中：后端信号处理平台含有：第二光纤收发器和现场可编程门阵列FPGA处理平台，其中，第二光纤收发器和第一光纤收发器通过光纤连接，现场可编程门阵列FPGA处理平台含有一个主FPGA和两个从FPGA，每个从FPGA挂带两个DDR存储芯片，两个从FPGA共挂带四个DDR存储芯片；后端信号处理平台通过第二光纤收发器将接收的光纤高速串行信号转换成电串行信号后形成串行数据，再将该串行数据送给主FPGA，主FPGA再将该串行数据转换成并行数据并完成零中频复信号数据的恢复，得到恢复后的零中频复信号数据；现场可编程门阵列FPGA处理平台通过高速PCIExpress接口与服务器进行数据交换，服务器再通过以太网与用户终端的微机进行数据交换；宽带接收机为大动态范围高灵敏度的宽带接收机，宽带接收机采用AD公 司的16bit高速采样器AD9446进行采样，之后，再将采样输出信号送到intersil公司的数字下变频芯片ISL5216，16bit高速采样器AD9446的输出经过数字下变频后变换为位宽24bit的高位宽的零中频复信号数据；步骤2中：将位宽24bit的高位宽的零中频复信号数据拆分成4个位宽6bit的低位宽的零中频复信号数据后，再对4个位宽6bit的低位宽的零中频复信号数据进行组帧；组帧方法为：将位宽6bit的低位宽的零中频复信号数据中的前3bit和后3bit均编码为4bit，使位宽6bit的低位宽的零中频复信号数据编码成为位宽8bit的低位宽的零中频复信号数据，将该位宽8bit的低位宽的零中频复信号数据作为10bit光纤数据的低8位；组帧后，每个数据帧中含有4个10bit的有效数据；主FPGA将串行数据转换成并行数据并完成零中频复信号数据的恢复的方法为：步骤4.1：主FPGA先将接收到的串行数据从异步信号的数据格式转换成同步信号的数据格式，然后采用先入先出的FIFO缓存结构接收数据；接收数据时，首先检测出数据帧的同步头，然后清空FIFO缓存结构，再开始接收该数据帧的有效数据，以确保该数据帧的有效数据到来时FIFO缓存结构为空；步骤4.2：将数据帧的4个10bit的有效数据中的前3个依次移位寄存在三个寄存器中，然后将三个寄存器的输出和第4个10bit的有效数据作为并行的40bit数据输入到FIFO缓存结构中；步骤4.3：抽取出有效数据的指示信号，即第4个10bit的有效数据的最高两位相同时数据有效，这时，给FIFO缓存结构发出写使能信号；步骤4.4：当FIFO缓存结构非空时，主FPGA用本地低频时钟将FIFO缓存结构中的并行的40bit数据读出，该并行的40bit数据中有4个10bit的有效数据，分别选取4个10bit的有效数据中的低8位后得到4个8bit的有效数据，将每个8bit的有效数据中的前4bit和后4bit均译码为3bit，最后得到4个6bit的有效数据，即24bit数据，这样即完成了对零中频复信号数据的恢复。 微信 【当前权利人】中国人民解放军信息工程大学 【当前专利权人地址】河南省郑州市金水区俭学街7号 【引证次数】7.0 【他引次数】7.0 【家族引证次数】7.0 【家族被引证次数】14

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