【摘要】 本发明涉及一种宽带环形振荡器。目前采用单端结构的反相器作为其延迟单元，易受到衬底耦合噪声的干扰。本发明包括一个电压偏置单元、一个缓冲单元和四个串联的延迟单元，从第一延迟单元的输入端到第四延迟单元的输出端实现180度的相位移动。电压偏置单元的输入端接外部输入信号，四个延迟单元的PMOS电压偏置端接电压偏置单元的PMOS电压偏置端，四个延迟单元的NMOS电压偏置端和缓冲单元的电压偏置端接电压偏置单元的NMOS电压偏置端。缓冲单元的同相输出端作为同相时钟输出引脚、反相输出端作为反相时钟输出引脚。本发明隔离了电压偏置电路对振荡器频率的干扰，可以实现低抖动的输出时钟信号，可以满足多协议多终端的通信要求。 【专利类型】发明授权 【申请人】杭州电子科技大学 【申请人类型】学校 【申请人地址】310018 浙江省杭州市下沙高教园区2号大街 【申请人地区】中国 【申请人城市】杭州市 【申请人区县】上城区 【申请号】CN201210106176.6 【申请日】2012-04-12 【申请年份】2012 【公开公告号】CN102723912B 【公开公告日】2014-09-17 【公开公告年份】2014 【授权公告号】CN102723912B 【授权公告日】2014-09-17 【授权公告年份】2014.0 【IPC分类号】H03B5/04; H03K3/011 【发明人】周明珠; 孙玲玲 【主权项内容】一种宽带环形振荡器，包括一个电压偏置单元、一个缓冲单元和四个延迟单元，其特征在于：电压偏置单元(B1)的输入端(Vctrl)接外部输入信号，四个延迟单元的PMOS电压偏置端(Vp)接电压偏置单元(B1)的PMOS电压偏置端(Vp)，四个延迟单元的NMOS电压偏置端(Vn)和缓冲单元(B2)的电压偏置端(Vn)接电压偏置单元(B1)的NMOS电压偏置端(Vn)；第一延迟单元(T1)的同相输出端(op)接第二延迟单元(T2)的同相输入端(ip)，第二延迟单元(T2)的同相输出端(op)接第三延迟单元(T3)的同相输入端(ip)，第三延迟单元(T3)的同相输出端(op)接第四延迟单元(T4)的同相输入端(ip)，第四延迟单元(T4)的同相输出端(op)接第一延迟单元(T1)的反相输入端(in)和缓冲单元(B2)的同相输入端(ip)；第一延迟单元(T1)的反相输出端(on)接第二延迟单元(T2)的反相输入端(in)，第二延迟单元(T2)的反相输出端(on)接第三延迟单元(T3)的反相输入端(in)，第三延迟单元(T3)的反相输出端(on)接第四延迟单元(T4)的反相输入端(in)，第四延迟单元(T4)的反相输出端(on)接第一延迟单元(T1)的同相输入端(ip)和缓冲单元(B2)的反相输入端(in)；缓冲单元(B2)的同相输出端(op)作为振荡器的同相时钟输出引脚(CLKp)，缓冲单元(B2)的反相输出端(on)作为振荡器的反相时钟输出引脚(CLKn)；电压偏置单元包括四个PMOS管、四个NMOS管和一个运算放大器，四个PMOS管的源极以及第一NMOS管(MN1)的栅极、第二NMOS管(MN2)的栅极接电源VDD；第一PMOS管(MP1)的漏极和栅极、第二PMOS管(MP2)的漏极、第一NMOS管(MN1)的漏极与运算放大器的同相输入端(ip)连接；第二PMOS管(MP2)的栅极与运算放大器的反相输入端(in)连接，作为电压偏置单元的输入端(Vctrl)；第三PMOS管(MP3)的漏极和栅极、第四PMOS管(MP4)的漏极和栅极与第二NMOS管(MN2)的漏极连接，作为电压偏置单元的PMOS电压偏置端(Vp)；第三NMOS管(MN3)的栅极和第四NMOS管(MN4)的栅极与运算放大器的输出端(out)连接，作为电压偏置单元的NMOS电压偏置端(Vn)；第一NMOS管(MN1)的源极与第三NMOS管(MN3)的漏极连接，第二NMOS管(MN2)的源极与第四NMOS管(MN4)的漏极连接，第三NMOS管(MN3)的源极和第四NMOS管(MN4)的源极接地；所述的运算放大器包括六个PMOS管和六个NMOS管，第五PMOS管(MP5)的源极、第六PMOS管(MP6)的源极、第七PMOS管(MP7)的源极、第七NMOS管(MN7)的栅极接电源VDD，第五NMOS管(MN5)的源极、第六NMOS管(MN6)的源极、第八NMOS管(MN8)的源极、第九NMOS管(MN9)的源极、第十NMOS管(MN10)的源极接地；第五PMOS管(MP5)的漏极接第八PMOS管(MP8)的源极，第五PMOS管(MP5)的栅极和第八PMOS管(MP8)的栅极与第九NMOS管(MN9)的栅极连接，第八PMOS管(MP8)的漏极与第八NMOS管(MN8)的栅极、第十NMOS管(MN10)的栅极和漏极连接；第七NMOS管(MN7)的漏极与第七PMOS管(MP7)的栅极、第六PMOS管(MP6)的栅极和漏极连接，第七NMOS管(MN7)的源极与第八NMOS管(MN8)的漏极和第九NMOS管(MN9)的漏极连接；第七PMOS管(MP7)的漏极与第九PMOS管(MP9)的源极和第十PMOS管(MP10)的源极连接，第九PMOS管(MP9)的漏极与第六NMOS管(MN6)的栅极、第五NMOS管(MN5)的栅极和漏极连接，第九PMOS管(MP9)的栅极作为运算放大器的同相输入端(ip)，第十PMOS管(MP10)的栅极作为运算放大器的反相输入端(in)，第十PMOS管(MP10)的漏极与第六NMOS管(MN6)的漏极连接，作为运算放大器的输出端(out)；四个延迟单元结构相同，每个延迟单元包括四个PMOS管和三个NMOS管，四个PMOS管的源极接电源VDD；第十二PMOS管(MP12)的栅极和第十三PMOS管(MP13)的栅极连接，作为该延迟单元的PMOS电压偏置端(Vp)；第十一PMOS管(MP11)的漏极和第十二PMOS管(MP12)的漏极接第十一PMOS管(MP11)的栅极和第十一NMOS管(MN11)的漏极，作为该延迟单元的反相输出端(on)；第十四PMOS管(MP14)的漏极和第十三PMOS管(MP13)的漏极接第十四PMOS管(MP14)的栅极和第十二NMOS管(MN12)的漏极，作为该延迟单元的同相输出端(op)；第十一NMOS管(MN11)的源极和第十二NMOS管(MN12)的源极与第十三NMOS管(MN13)的漏极连接，第十三NMOS管(MN13)的源极接地；第十一NMOS管(MN11)的栅极作为该延迟单元的同相输入端(ip)，第十二NMOS管(MN12)的栅极作为该延迟单元的反相输入端(in)，第十三NMOS管(MN13)的栅极作为该延迟单元的NMOS电压偏置端(Vn)；缓冲单元包括两个电阻和三个NMOS管，第一电阻(R1)的一端和第二电阻(R2)的一端接电源VDD；第一电阻(R1)的另一端与第十四NMOS管(MN14)的漏极连接，作为缓冲单元的反相输出端(on)；第二电阻(R2)的另一端与第十五NMOS管(MN15)的漏极连接，作为缓冲单元的同相输出端(op)；第十四NMOS管(MN14)的源极和第十五NMOS管(MN15)的源极与第十六NMOS管(MN16)的漏极连接，第十四NMOS管(MN14)的栅极作为缓冲单元的同相输入端(ip)，第十五NMOS管(MN15)的栅极作为缓冲单元的反相输入端(in)；第十六NMOS管(MN16)的源极接地，第十六NMOS管(MN16)的栅极作为缓冲单元的电压偏置端(Vn)。 【当前权利人】杭州电子科技大学 【当前专利权人地址】浙江省杭州市下沙高教园区 【专利权人类型】公立 【统一社会信用代码】12330000470009026T 【引证次数】10.0 【自引次数】1.0 【他引次数】9.0 【家族引证次数】10.0 【家族被引证次数】9

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