【摘要】 本发明公开一种高速低功耗真单相时钟2D型2/3双模分频器，包括两个D触发器，D触发器采用同步触发，CK端接输入时钟，D端接逻辑控制单元的输出；模式切换控制单元输入接分频比控制端MODin和P；自适应功耗控制单元输入接触发器单元输出和模式切换控制单元的输出。本发明的控制电路内嵌集成于D触发器且D触发器采用有比逻辑降低电容负载来提高工作速度，同步工作模式降低分频器引入的时钟抖动，在同等高速下真单相时钟较电流模逻辑结构的电流由毫安级降为微安级，且将传统的由4个D触发器结构优化为2个D触发器，管子节省一半，相应的面积和功耗都减小了，自适应功耗控制模式根据分频比配置使双模预分频器功耗进一步节省50%。 【专利类型】发明授权 【申请人】江苏物联网研究发展中心 【申请人类型】科研单位 【申请人地址】214135 江苏省无锡市新区菱湖大道200号中国传感网国际创新园C座 【申请人地区】中国 【申请人城市】无锡市 【申请人区县】滨湖区 【申请号】CN201210199324.3 【申请日】2012-06-15 【申请年份】2012 【公开公告号】CN102739239B 【公开公告日】2014-11-05 【公开公告年份】2014 【授权公告号】CN102739239B 【授权公告日】2014-11-05 【授权公告年份】2014.0 【IPC分类号】H03K23/44; H03L7/18 【发明人】尹喜珍; 石坚; 甘业兵; 钱敏; 马成炎 【主权项内容】高速低功耗真单相时钟2D型2/3双模分频器，其特征是：包括第一D触发器(DFF1)和第二D触发器(DFF2)，第二D触发器(DFF2)Q端输出信号MODout与模式控制信号P先与非逻辑后再与第一D触发器(DFF1)QN端输出信号Fout与逻辑后输入到第一D触发器(DFF1)的D端，模式控制信号MODin、分频比控制信号P和第一D触发器(DFF1)Q端三者与逻辑后的输出连接到第二D触发器(DFF2)的D端，第一D触发器(DFF1)时钟输入端CK和第二D触发器(DFF2)时钟输入端CK接输入时钟信号Fin；所述第一D触发器(DFF1)和第二D触发器(DFF2)均采用真单相时钟实现，采用有比逻辑电路；所述第一D触发器(DFF1)和第二D触发器(DFF2)均包括：第一NMOS管(MN1)栅极接D触发器的D端，第一NMOS管(MN1)漏极和第一PMOS管(MP1)漏极接第二NMOS管(MN2)栅极、第三PMOS管(MP3)栅极、第四NMOS管(MN4)栅极，第一PMOS管(MP1)栅极、第二PMOS管(MP2)栅极、第三NMOS管(MN3)栅极、第六NMOS管(MN6)栅极接D触发器的CK端，第二PMOS管(MP2)漏极和第二NMOS管(MN2)漏极接第四PMOS管(MP4)栅极，第二NMOS管(MN2)源极接第三NMOS管(MN3)漏极，第三PMOS管(MP3)漏极和第四NMOS管(MN4)漏极接第五NMOS管(MN5)栅极，第四PMOS管(MP4)漏极和第五NMOS管(MN5)漏极接D触发器的QN端和第五PMOS管(MP5)栅极、第七NMOS管(MN7)栅极，第五PMOS管(MP5)漏极、第七NMOS管(MN7)漏极接D触发器的Q端；所述第一PMOS管(MP1)源极、第二PMOS管(MP2)源极、第三PMOS管(MP3)源极、第四PMOS管(MP4)源极、第五PMOS管(MP5)源极接电源电压，第一NMOS管(MN1)源极、第三NMOS管(MN3)源极、第四NMOS管(MN4)源极、第六NMOS管(MN6)源极、第七NMOS管(MN7)源极接地；第一NMOS管(MN1)和第一PMOS管(MP1)组成伪NMOS反相器，第二PMOS管(MP2)、第二NMOS管(MN2)和第三NMOS管(MN3)组成NMOS预充电级，第四PMOS管(MP4)、第五NMOS管(MN5)和第六NMOS管(MN6)组成反相器输出级输出QN信号，第五PMOS管(MP5)、第七NMOS管(MN7)输出Q信号，第三PMOS管(MP3)、第四NMOS管(MN4)将第一级伪NMOS反相器输出信号反向后输入第五NMOS管(MN5)栅极。 【当前权利人】江苏中科物联网科技创业投资有限公司 【当前专利权人地址】江苏省无锡市新区菱湖大道200号中国传感网国际创新园C座 【统一社会信用代码】1232020046637256X7 【引证次数】4.0 【他引次数】4.0 【家族引证次数】4.0 【家族被引证次数】19

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