【摘要】 本发明提供的技术方案，所述基于FPGA的小波变换实现结构包括：输入多路复用器、提升滤波器模块、配置寄存器、可配置的交叉开关单元、反馈延时组、延时寄存器组、地址发生器，提升滤波器模块的操作由配置寄存器来控制，所述输入多路复用器的输出端依次连接可配置的交叉开关单元、提升滤波器模块、延时寄存器组，地址发生器的输出端连接输入多路复用器和反馈延时组。本发明的优点是：将小波变换算法用硬件描述语言(HDL)在FPGA上实现，大大降低了复杂性，从而减少芯片面积和功耗。FPGA则可以通过并行和流水线设计实现高速的信号处理，且具有可重构能力，满足了数字信号处理的实时性要求。 【专利类型】发明授权 【申请人】江南大学 【申请人类型】学校 【申请人地址】214122 江苏省无锡市蠡湖大道1800号 【申请人地区】中国 【申请人城市】无锡市 【申请人区县】滨湖区 【申请号】CN201210184720.9 【申请日】2012-06-06 【申请年份】2012 【公开公告号】CN102710236B 【公开公告日】2014-12-10 【公开公告年份】2014 【授权公告号】CN102710236B 【授权公告日】2014-12-10 【授权公告年份】2014.0 【IPC分类号】H03H17/00 【发明人】高春能; 肖云龙; 童亚军; 赵芝璞 【主权项内容】基于FPGA的小波变换实现装置，其特征是包括：输入多路复用器：检测到在线数据流后，输入多路复用器会执行两个功能：第一，交错在线数据和已被选定为进一步分解或滤波的低通数据；第二，将传入的数据流划分成由提升滤波器所需的奇偶时钟周期，也输出提升滤波器模块中用来选择各自分解层次的延时寄存器组的地址信息；提升滤波器模块：根据提升算法对输入数据进行低通或高通过滤，提升滤波器模块的操作由配置寄存器来控制；所述提升滤波器模块包括：提升滤波器模块的第一输入端连接加法器的第一输入端，提升滤波器模块的第二输入端连接第一二选一选择器的第一输入端和第二二选一选择器的第一输入端，提升滤波器模块的第二输入端还通过作为一个延时块的延时寄存器组连接第一二选一选择器的第二输入端和第二二选一选择器的第二输入端，第一二选一选择器的输出端经过乘法器连接加法器的第二输入端，加法器和第二二选一选择器的输出经过尺度调整器输出，乘法器、加法器、延时寄存器组分别连接配置寄存器；提升滤波器模块根据给定的数据表独立计算不同时刻的不同数据流，最后经尺度调整器输出各分解层次的低通、高通滤波器的小波变换系数；可配置的交叉开关单元：是一个二输入二输出的选择单元，通过配置信息可以选择是按照对应输出还是交叉输出，决定是单提升还是双提升，即允许提升方案的交替结构；反馈延时组：用于缓冲所述提升滤波器模块计算的低通输出数据以及重新安排低通输出数据在预定的时序，反馈延时组将输出数据送入到输入多路复用器的输入端，输入多路复用器再将所述输出数据送入下一个提升滤波器模块的输入端；延时寄存器组：在每一步单独的提升指令的计算中，乘法器的输入要么是直接的，要么是延迟的，被延迟的数据将被存储在寄存器单元，称为延时寄存器组；延时寄存器组有一个地址输入，这个地址需要存储每层的小波分解的中间值；地址发生器：用来选择要求分解层次的延时寄存器组；地址发生器的输出端连接输入多路复用器和反馈延时组；所述输入多路复用器的输出端依次连接可配置的交叉开关单元、提升滤波器模块，所述可配置的交叉开关单元的第一输入端连接输入多路复用器的奇序列数据输出端，可配置的交叉开关单元的第二输入端连接输入多路复用器的偶序列数据输出端，可配置的交叉开关单元的第一输出端连接提升滤波器模块的第一输入端，可配置的交叉开关单元的第二输出端连接提升滤波器模块的第二输入端。 【当前权利人】长广溪智能制造(无锡)有限公司 【当前专利权人地址】江苏省无锡市滨湖区绣溪路50号k-park商务中心3号楼4楼4013 【专利权人类型】公立 【统一社会信用代码】1210000071780177X1 【引证次数】2.0 【他引次数】2.0 【家族引证次数】2.0 【家族被引证次数】11

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