【摘要】 一种基于宏指令队列的CPU访存序列仿真模型，包括：指令缓冲模块，其包括与CPU内部的Cache不命中请求悬挂缓冲个数数量相同的指令缓冲，发出的指令利用冗余域携带有所在指令缓冲的缓冲号，以便根据响应原样返回的该指令缓冲号进行正确性检查；二级Cache和淘汰缓冲模块，用于模拟二级Cache和淘汰缓冲的操作，并对二次请求和响应的合法性进行检查；二次请求处理模块，用于模拟对二次请求的处理功能，接收二次请求，并返回相应类型的应答；流控模块，用于模拟一次请求队列和响应队列的流控功能；指令调度模块，用于从多个指令缓冲中调度一个指令执行；指令译码模块，用于执行指令缓冲指令格式到CPU和一致性协议硬件之间的逻辑接口的格式包的转换。 【专利类型】发明授权 【申请人】无锡江南计算技术研究所 【申请人类型】企业 【申请人地址】214083 江苏省无锡市滨湖区军东新村030号 【申请人地区】中国 【申请人城市】无锡市 【申请人区县】滨湖区 【申请号】CN201210420775.5 【申请日】2012-10-29 【申请年份】2012 【公开公告号】CN102880770B 【公开公告日】2014-12-24 【公开公告年份】2014 【授权公告号】CN102880770B 【授权公告日】2014-12-24 【授权公告年份】2014.0 【IPC分类号】G06F17/50 【发明人】任秀江; 卢宏生; 郑卫华; 张清波; 王梦嘉; 陈彦庭; 施晶晶 【主权项内容】一种基于宏指令队列的CPU访存序列仿真模型，其特征在于包括：指令缓冲模块，其包括与CPU内部的Cache不命中请求悬挂缓冲个数数量相同的多个指令缓冲，发出的指令利用冗佘域携带有所在指令缓冲的缓冲号，以便根据响应原样返回的该指令缓冲号进行正确性检查；二级Cache和淘汰缓冲模块，用于模拟二级Cache和淘汰缓冲的操作，并对二次请求和响应的合法性进行检查；二次请求处理模块，用于模拟对二次请求的处理功能，接收二次请求，并返回相应类型的应答；流控模块，用于模拟一次请求队列和响应队列的流控功能；指令调度模块，用于从多个指令缓冲中调度一个指令执行；指令译码模块，用于执行指令缓冲指令格式到CPU和一致性协议硬件之间的逻辑接口的格式包的转换，其中每个指令缓冲中加载一组地址相关的指令序列，不同缓冲的指令之间不存在任何地址相关关系，并行发射；指令在指令缓冲间随机调度发射，或按照指定顺序进行发射，每个指令缓冲内的指令处理完全串行发射，即前一个指令的响应回来后再发下一个指令，指令缓冲间指令并行执行，每个指令缓冲都循环发送；流控模块M3进行控制，使得当只有一个响应返回时，对相同地址的下一个指令才能从CPU发出，因此指令缓冲中的指令是否能发射受到尚未处理完毕的请求地址的限制；此外，流控模块M3进行控制，使得如果一致性协议硬件逻辑H1中的一次请求队列没有空间了，CPU指令不能发射；而且，流控模块M3进行控制，使得如果CPU内部的响应队列没有空间，则一致性协议硬件逻辑H1中的响应无法返回，对应的一次请求也无法完成处理；指令调度模块M4：随机或按照指定顺序从多个指令缓冲中调度一个指令执行；如上所述，同一指令缓冲中的指令为地址相关的指令，完全为串行执行，只有前一指令收到响应后才执行后一指令，不同指令缓冲间的指令并行执行。。 【当前权利人】无锡江南计算技术研究所 【当前专利权人地址】江苏省无锡市滨湖区军东新村030号 【专利权人类型】全民所有制 【统一社会信用代码】91320200835941618K 【家族引证次数】6.0 【家族被引证次数】4

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