【摘要】 本发明提出一种四通道的之型扫描方法，步骤如下：在只写一边的每个时钟周期按0、1、2、3为一组，4、5、6、7为一组的诸如此等次序，向4个输入通道分别连续输入数据；按照三个约束条件，使每个时钟周期输入的4个数据重新排列分发至4个子块及将4个子块同时分发至上16个地址的一个地址中；当完成16个时钟周期的数据输入后，在只读一边进行读操作，同时允许对下16个地址进行写操作；通过输出数据排序模块重新排序，从其4个输出通道输出的数据符合之型扫描要求，以便同时对4个数据进行并行流水之型扫描，以提高芯片的相对性能，降低主频和功耗，且具有结构简单、延迟少、吞吐量大的特点。 ： 【专利类型】发明授权 【申请人】杭州士兰微电子股份有限公司 【申请人类型】企业 【申请人地址】310012 浙江省杭州市黄姑山路4号 【申请人地区】中国 【申请人城市】杭州市 【申请人区县】西湖区 【申请号】CN201210042360.9 【申请日】2012-02-23 【申请年份】2012 【公开公告号】CN102595134B 【公开公告日】2014-06-11 【公开公告年份】2014 【授权公告号】CN102595134B 【授权公告日】2014-06-11 【授权公告年份】2014.0 【IPC分类号】H04N19/42; H04N19/176; H04N19/192; H04N19/593 【发明人】陈剑军 【主权项内容】一种四通道的之型扫描方法，所述之型扫描要求按照0至63的次序依次输出，其特征在于，包括如下步骤：第一步：在双端口RAM只写的一边通过一个时钟周期启动写有效信号后，在后续16个时钟周期的每个时钟周期内，分别向4个输入通道输入4个连续的数据并按照逐行次序在数据地址分发模块中存储；第二步：按照三个约束条件，使每个时钟周期输入的4个数据重新排列分发至4个不同子块RA、RB、RC、RD，并将每个时钟周期中的4个不同子块RA、RB、RC、RD同时分发至上16个地址的一个地址中，其中，所述上16个地址为由A0至A15依次分发，所述三个约束条件为：约束条件一：每个时钟周期向4个输入通道中连续输入的4个数据分别只能写入4个子块中的一个，且所述4个数据的各子块不能重复的方式进行组合，即必须有1个RA、1个RB、1个RC和1个RD；约束条件二：每个时钟周期要求从4个子块中输出的4个数据符合之型扫描要求，并且所述4个数据的各子块不能重复，即必须有1个RA、1个RB、1个RC和1个RD；约束条件三：同时满足约束条件一和约束条件二时，选择4个子块重复多的组合；第三步：再通过一个时钟周期启动读写两端的乒乓控制有效信号后，在所述双端口RAM只读的一边进行读操作，在后续16个时钟周期的每个时钟周期内，分别由A0至A15依次读取上16个地址中的每个地址中的4个数据，同时允许对所述双端口RAM的下16个地址进行写操作；第四步：对4个不同子块的上16个地址读出的数据重新排序，使从其4个输出通道输出的数据符合之型扫描要求。 【当前权利人】杭州士兰微电子股份有限公司 【当前专利权人地址】浙江省杭州市黄姑山路4号 【专利权人类型】其他股份有限公司(上市) 【统一社会信用代码】91330000253933976Q 【引证次数】6.0 【他引次数】6.0 【家族引证次数】6.0 【家族被引证次数】1

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