【摘要】 本发明涉及一种具有错误锁定纠正机制的计数器控制型延迟锁相环电路，其包括数字延迟线、鉴相器、加/减计数器、时钟相位运算电路；所述输入参考时钟信号CLK分别接入数字延迟线与鉴相器，数字延迟线的输出连入鉴相器以及时钟相位运算电路，鉴相器的输出连接到加/减计数器的输入，加/减计数器的输出连入数字延迟线。本发明通过锁定过程检测窗口来判断延时后的输出时钟信号的延时是否满足锁定条件，根据检测结果即时调整延时大小，从而避免了错误锁定的发生，准确完成延迟锁相功能。其优点是：本发明有效解决了传统的DLL结构容易误锁的问题，并且有较宽的频率范围和较多的相位输出，有助于提高芯片成品率。 【专利类型】发明授权 【申请人】中国电子科技集团公司第五十八研究所 【申请人类型】企业 【申请人地址】214035 江苏省无锡市滨湖区惠河路5号 【申请人地区】中国 【申请人城市】无锡市 【申请人区县】滨湖区 【申请号】CN201210034793.X 【申请日】2012-02-16 【申请年份】2012 【公开公告号】CN102594338B 【公开公告日】2014-01-01 【公开公告年份】2014 【授权公告号】CN102594338B 【授权公告日】2014-01-01 【授权公告年份】2014.0 【IPC分类号】H03L7/08 【发明人】周洁; 陈珍海; 季惠才; 黄嵩人; 于宗光; 薛颜 【主权项内容】具有错误锁定纠正机制的计数器控制型延迟锁相环电路，其特征在于：包括数字延迟线、鉴相器、加/减计数器、时钟相位运算电路；所述数字延迟线的输入为输入参考时钟信号CLK，输出为延时后的时钟信号；所述数字延迟线由n+3个相同的延时单元组成，其中n为正整数；输入参考时钟信号CLK分别接入数字延迟线与鉴相器，数字延迟线的输出连入鉴相器以及时钟相位运算电路，鉴相器的输出连接到加/减计数器的输入，加/减计数器的输出连入数字延迟线；每个延时单元由加/减计数器的输出信号控制，鉴相器比较输入参考时钟信号CLK和延时后的时钟信号的相位，根据比较结果控制加/减计数器；所述时钟相位运算电路选择延时单元输出的延时时钟信号进行处理，输出最终所需的时钟信号；锁定过程通过检测窗口来判断延时后的时钟信号的延时是否满足锁定条件，避免错误锁定；所述检测窗口的大小为经过n次延时的时钟信号CKn与CKn经过6个反相器之后的时钟信号CK’n之间的相位差；所述检测窗口检测经过n次延时的时钟信号CKn是否处于检测窗口范围内：经过n次延时的时钟信号CKn的上升沿已超出检测窗口的范围，说明延时单元的延时过多，延迟锁相环不会锁定；经过n次延时的时钟信号CKn的上升沿还未进入锁定过程检测窗口范围，CKn经过6个反相器之后的信号CK’n的上升沿处于检测窗口范围内，经过n+3次延时的时钟信号CKn+3的上升沿已超出锁定过程检测窗口，则说明延时单元的延时还不足以达到延迟锁相环的锁定条件，此时延迟锁相环为即将锁定的状态，但不会立刻完成锁定；经过n次延时的时钟信号CKn的上升沿正处于锁定过程检测窗口范围内，CKn经过6个反相器之后的信号CK’n和经过n+3次延时的时钟信号CKn+3的上升沿已超过了锁定过程检测窗口的范围，说明此时延时单元的延时大小已满足延迟锁相环的锁定条件，延迟锁相环完成正确锁定。 -官网 【当前权利人】中国电子科技集团公司第五十八研究所 【当前专利权人地址】江苏省无锡市滨湖区惠河路5号 【引证次数】4.0 【他引次数】4.0 【家族引证次数】4.0 【家族被引证次数】18

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