【摘要】 本发明公开了一种提高SDRAM数据传输效率的方法，应用于采用现场可编程阵列FPGA控制双倍速率同步动态随机存储器DDR2SDRAM的读写操作，首先选定采用的SDRAM芯片，确定读或写命令周期，然后依次编排命令，实现命令周期内时序得到最高的利用，最后由FPGA控制进行数据的高速传输。采用本方法提高了数据处理效率，降低了DDR2SDRAM的设计难度及产生问题的可能性。 【专利类型】发明授权 【申请人】UT斯达康通讯有限公司 【申请人类型】企业 【申请人地址】310052 浙江省杭州市滨江区春波路1576号乐通科技园3号楼 【申请人地区】中国 【申请人城市】杭州市 【申请人区县】滨江区 【申请号】CN201210144990.7 【申请日】2012-05-10 【申请年份】2012 【公开公告号】CN102708059B 【公开公告日】2014-12-24 【公开公告年份】2014 【授权公告号】CN102708059B 【授权公告日】2014-12-24 【授权公告年份】2014.0 【IPC分类号】G06F12/02 【发明人】周其仲; 王文华; 张俊; 梁凯平 【主权项内容】1.一种提高SDRAM数据传输效率的方法，应用于采用现场可编程阵列FPGA控制双倍速率同步动态随机存储器DDR2 SDRAM的读写操作，其特征在于，包括步骤如下：步骤1、选定将要采用的SDRAM芯片，根据芯片参数，确定完成单个突发长度读或写操作命令需要的最小时钟数目，定义为t1；步骤2、将芯片单个突发长度对应的时钟数目定义为t2；步骤3、确定总周期，如果t1的值大于t2与SDRAM芯片存储库数目的乘积，那么总周期是t1，否则总周期是t2与存储库数目的乘积；步骤4、根据总周期数，编排控制命令表，从第一个时钟开始，逐个编排每个存储库的命令，使存储库之间相同的命令相差t2个时钟数目，使所有的命令都控制在总时钟周期内，超过总时钟周期范围的，就返回到控制命令表的前面，向后逐个找空闲的时钟周期，如果当前编排的命令和已经安排的存储库的命令位置冲突，将已安排的存储库的命令向后挪动一个时钟位置，具体为：如果t1的值大于t2与存储库数目的乘积，将已安排的存储库的命令向后挪动一个时钟位置，相应的总周期数增加一个时钟周期；如果t1的值小于t2与存储库数目的乘积，编排首个存储库时，最后的关闭命令向后挪动，总周期数不变，但挪动的数目不超过总周期数与t1的差；步骤5、按照控制命令表控制SDRAM读写。 【当前权利人】UT斯达康通讯有限公司 【当前专利权人地址】浙江省杭州市滨江区春波路1576号乐通科技园3号楼 【专利权人类型】有限责任公司(台港澳法人独资) 【统一社会信用代码】91330108609167257J 【引证次数】4.0 【他引次数】4.0 【家族引证次数】4.0 【家族被引证次数】6

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