【摘要】 本发明公开了一种基于可编程ECL逻辑器件的高频相移信号发生电路。现有的高频信号发生器价格昂贵且硬件电路复杂。本发明包括快速比较器、PLL倍频器、ECL信号时钟分配器、脉冲抑制器、第一数字分频器和第二数字分频器。快速比较器将外部时钟信号转化为方波信号，PLL可编程倍频器将该方波信号倍频，ECL信号时钟分配器将该倍频信号分配至两路，一路倍频信号经由第一数字分频器直接分频，另一路倍频信号由脉冲抑制器抑制一个2π的相移后由第二数字分频器分频，第一数字分频器和第二数字分频器的分频倍数均为，第一数字分频器的输出信号相对第二数字分频器的输出信号有的相移。本发明电路设计原理简单，可复制性强。 【专利类型】发明授权 【申请人】中国计量学院 【申请人类型】学校 【申请人地址】310018 浙江省杭州市下沙高教园区学源街258号 【申请人地区】中国 【申请人城市】杭州市 【申请人区县】上城区 【申请号】CN201210141411.3 【申请日】2012-05-08 【申请年份】2012 【公开公告号】CN102664625B 【公开公告日】2014-06-18 【公开公告年份】2014 【授权公告号】CN102664625B 【授权公告日】2014-06-18 【授权公告年份】2014.0 【IPC分类号】H03L7/24 【发明人】许素安; 陈乐; 孙坚; 钟绍俊; 富雅琼; 黄艳岩; 谢敏; 徐红伟; 何京徽 【主权项内容】1.基于可编程ECL逻辑器件的高频相移信号发生电路，包括快速比较器、PLL倍频器、ECL信号时钟分配器、脉冲抑制器、第一数字分频器和第二数字分频器，其特征在于：快速比较器将外部时钟信号转化为方波信号，PLL可编程倍频器将该方波信号倍频，ECL信号时钟分配器将该倍频信号分配至两路，一路倍频信号经由第一数字分频器直接分频，另一路倍频信号由脉冲抑制器抑制一个2π的相移后由第二数字分频器分频，第一数字分频器和第二数字分频器的分频倍数均为 ，p为整数, 第一数字分频器的输出信号相对第二数字分频器的输出信号有的相移；所述的ECL信号时钟分配器包括第七电容C7、第八电容C8、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第九电阻R9、时钟分配器芯片MC10EL15；时钟分配器芯片MC10EL15的输入引脚CLK连接输入信号Sb和第六电阻R6、第七电阻R7的一端；时钟分配器芯片MC10EL15的输入引脚连接输入信号和第八电阻R8、第九电阻R9的一端；时钟分配器芯片MC10EL15的引脚、SCLK、SEL、VEE接地；时钟分配器芯片MC10EL15的引脚Vcc接+5V及第七电容C7、第八电容C8的一端；时钟分配器芯片MC10EL15的输出引脚Q1接输出信号Sc、输出引脚Q2接输出信号Sd、输出引脚接输出信号、输出引脚Q3接输出信号Se；时钟分配器芯片MC10EL15的输出引脚接第二电阻R2、第三电阻R3的一端；时钟分配器芯片MC10EL15的输出引脚接第四电阻R4、第五电阻R5的一端；第三电阻R3、第五电阻R5、第七电阻R7、第九电阻R9、第七电容C7、第八电容C8的另一端接地；第二电阻R2、第四电阻R4、第六电阻R6、第八电阻R8的另一端接+5V；时钟分配器芯片MC10EL15的引脚Q0、、VBB悬空；所述脉冲抑制器由TTL至ECL转换电路、同步触发器、第一延迟器、第二延迟器、异或门电路、第三延迟器组成；所述的TTL-ECL信号转换电路包括第九电容C9、第十电容C10、第十电阻R10、第十一电阻R11，信号转换器芯片MC10ELT20；信号转换器芯片MC10ELT20的输入引脚D0连接输入信号Scomm，输入信号Scomm为外部触发TTL信号；信号转换器芯片MC10ELT20的输出引脚Q连接输出信号Sf；信号转换器芯片MC10ELT20的输出引脚连接第十电阻R10的一端、第十一电阻R11的一端；信号转换器芯片MC10ELT20的引脚VCC连接电源+5V、第九电容C9的一端、第十电容C10的一端；信号转换器芯片MC10ELT20的引脚GND接地；信号转换器芯片MC10ELT20的其余引脚悬空；第十电阻R10的另一端接+5V、第十一电阻R11的另一端接地、第九电容C9的另一端、第十电容C10的另一端接地；所述的同步触发器包括第十一电容C11、第十二电容C12、第十二电阻R12、第十三电阻R13、第十四电阻R14、第十五电阻R15、同步触发器芯片MC10EP31；同步触发器芯片MC10EP31的输入引脚CLK接输入信号Sc、第十四电阻R14的一端、第十五电阻R15的一端；同步触发器芯片MC10EP31的输入引脚D接输入信号Sf、第十二电阻R12的一端、第十三电阻R13的一端；同步触发器芯片MC10EP31的引脚连接输出信号；同步触发器芯片MC10EP31的引脚Q连接输出信号Sg；同步触发器芯片MC10EP31的引脚VCC连接第十一电容C11的一端、第十二电容C12的一端；同步触发器芯片MC10EP31的引脚VEE、RST、SET接地；所述的第一延迟器包括第十三电容C13、第十四电容C14、第十六电阻R16、第十七电阻R17、第十八电阻R18、第十九电阻R19、第一延迟器芯片MC10EP195-1；第一延迟器芯片MC10EP195-1的引脚IN连接输入信号Sg；第一延迟器芯片MC10EP195-1的引脚连接输入信号、第十七电阻R17的一端、第十六电阻R16的一端；第一延迟器芯片MC10EP195-1的输出引脚连接输出信号；第一延迟器芯片MC10EP195-1的输出引脚Q连接输出信号Sh；第一延迟器芯片MC10EP195-1的引脚VCC连接+5V、第十三电容C13的一端、第十四电容C14的一端；第一延迟器芯片MC10EP195-1的引脚SETMAX、 SETMIN、LEN、VEE接地；第一延迟器芯片MC10EP195-1的引脚VCF与引脚VEF短接，第一延迟器芯片MC10EP195-1的引脚D0、D1、D2、D3、D4、D5、D6、D7、D8、D9、D10分别接开关SWITCH-2 的引脚18、17、16、15、14、13、12、11、10及开关SWITCH-3的引脚4和3；第一延迟器芯片MC10EP195-1的其余引脚悬空；第十六电阻R16的另一端、第十八电阻R18的另一端接+5V；第十七电阻R17的另一端、第十九电阻R19的另一端接地；第十三电容C13的另一端、第十四电容C14的另一端接地；开关SWITCH-2的引脚1、2、3、4、5、6、7、8、9及开关SWITCH-3的引脚1和2接+5V；第二延迟器芯片MC10EP195-2的引脚IN连接输入信号Sg、第二十二电阻R22的一端、第二十三电阻R23的一端；第二延迟器芯片MC10EP195-2的引脚连接输入信号、第二十电阻R20的一端、第二十一电阻R21的一端；第二延迟器芯片MC10EP195-2的输出引脚连接输出信号；第二延迟器芯片MC10EP195-2的输出引脚Q连接输出信号Si；第二延迟器芯片MC10EP195-2的引脚VCC连接+5V、第十五电容C15的一端、第十六电容C16的一端；第二延迟器芯片MC10EP195-2的引脚SETMAX、 SETMIN、LEN、VEE接地；第二延迟器芯片MC10EP195-1的引脚VCF与引脚VEF短接，第二延迟器芯片MC10EP195-2的引脚D0、D1、D2、D3、D4、D5、D6、D7、D8、D9、D10分别接开关SWITCH-4 的引脚18、17、16、15、14、13、12、11、10及开关SWITCH-5的引脚4和3；第二延迟器MC10EP195-2的其余引脚悬空；第二十电阻R20的另一端、第二十二电阻R22的另一端接+5V；第二十一电阻R21的另一端、第二十三电阻R23的另一端接地；第十五电容C15的另一端、第十六电容C16的另一端接地；开关SWITCH-4的引脚1、2、3、4、5、6、7、8、9及开关SWITCH-5的引脚1和2接+5V；所述的异或门电路包括第二十四电阻R24、第二十五电阻R25、第二十六电阻R26、第二十七电阻R27、第二十八电阻R28、第二十九电阻R29、第三十电阻R30、第三十一电阻R31、第三十二电阻R32、第三十三电阻R23，第十七电容C17、第十八电容C18、异或门芯片MC10EP08；异或门芯片MC10EP08的输入引脚连接输入信号、第二十四电阻R24 的一端、第二十五电阻R25的一端；异或门芯片MC10EP08的输入引脚D1连接输入信号Sh、第二十六电阻R26 的一端、第二十七电阻R27的一端；异或门芯片MC10EP08的输入引脚连接输入信号、第二十六电阻R28 的一端、第二十七电阻R29的一端；异或门芯片MC10EP08的输入引脚D0连接输入信号Si、第三十电阻R30 的一端、第三十一电阻R31的一端；异或门芯片MC10EP08的引脚VCC接+5V、第十七电容C17的一端、第十八电容C18的一端；异或门芯片MC10EP08的引脚VEE接地；异或门MC10EP08的输出引脚连接第三十二电阻R32的一端、第三十三电阻R33的一端；异或门芯片MC10EP08的输出引脚Q连接输出信号Sj；第十七电容C17的另一端、第十八电容C18的另一端接地；第二十四电阻R24的另一端、第二十六电阻R26的另一端、第二十八电阻R28的另一端、第三十电阻R30、第三十二电阻R32的另一端接+5V；第二十五电阻R25的另一端、第二十七电阻R27的另一端，第二十九电阻R29的另一端、第三十一电阻R31的另一端接地；所述的第三延迟器包括第十九电容C19、第二十电容C20、第三十四电阻R34、第三十五电阻R35、第三十六电阻R36、第三十七电阻R37、第三十八电阻R38、第三十九电阻R39、第三延迟器芯片MC10EP195-3；第三延迟器芯片MC10EP195-3的引脚连接输入信号、第三十四电阻R34的一端、第三十五电阻R35的一端；第三延迟器芯片MC10EP195-3的引脚IN连接输入信号Sd、第三十六电阻R36的一端、第三十七电阻R37的一端；第三延迟器芯片MC10EP195-3的输出引脚连接第三十八电阻R38的一端、第三十九电阻R39的一端；第三延迟器芯片MC10EP195-3的输出引脚Q连接输出信号Sk；第三延迟器芯片MC10EP195-3的引脚VCC连接+5V、第十九电容C19的一端、第二十电容C20的一端；第三延迟器芯片MC10EP195-3的引脚SETMAX、 SETMIN、LEN、VEE接地；第三延迟器芯片MC10EP195-3的引脚VCF与引脚VEF短接，第三延迟器芯片C10EP195-3的引脚D0、D1、D2、D3、D4、D5、D6、D7、D8、D9、D10接地；第三延迟器MC10EP195-3的其余引脚悬空；第三十四电阻R34的另一端、第三十六电阻R36的另一端、第三十八电阻R38的另一端接+5V；第三十五电阻R35的另一端、第三十七电阻R37的另一端、第三十九电阻R39的另一端接地；第十九电容C19的另一端、第二十电容C20的另一端接地。 【当前权利人】中国计量学院 【当前专利权人地址】浙江省杭州市下沙高教园区学源街258号 【统一社会信用代码】123300004700090698 【引证次数】7.0 【他引次数】7.0 【家族引证次数】7.0 【家族被引证次数】1

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