【摘要】 本发明公开了一种8位制约竞争计数码的实现电路，其中：包括低4位码实现电路、高4位码实现电路和控制逻辑电路，低4位码电路双向移位寄存器A、B的最高位I/O7通过三态非门与DS0连接，最低位I/O0通过三态非门与DS7连接，三态非门的控制端由控制逻辑电路的U7和控制，高4位码电路双向移位寄存器A'、B'的最低位I/O0通过三态非门与DS7连接，脉冲信号分别接入每个移位寄存器的CP端，在移位寄存器的控制端S1和S0的控制下实现移位计数，两个码输出寄存器C、C'分别输出低4位码和高4位码。本发明所设计的8位制约竞争计数码的实现电路能够实现8位制约竞争计数码变换。 【专利类型】发明授权 【申请人】东南大学 【申请人类型】学校 【申请人地址】214135 江苏省无锡市菱湖大道99号 【申请人地区】中国 【申请人城市】无锡市 【申请人区县】滨湖区 【申请号】CN201210085044.X 【申请日】2012-03-28 【申请年份】2012 【公开公告号】CN102594359B 【公开公告日】2014-10-08 【公开公告年份】2014 【授权公告号】CN102594359B 【授权公告日】2014-10-08 【授权公告年份】2014.0 【IPC分类号】H03M7/14 【发明人】李冰; 李庆凤 【主权项内容】1.一种8位制约竞争计数码的实现电路，其特征在于：包括低4位码实现电路、高4位码实现电路和控制逻辑电路； 所述低4位码实现电路包括第一双向移位寄存器、第二双向移位寄存器、第一码输出寄存器、第一预置开关、第二预置开关、第三预置开关、第四预置开关、第一三态非门、第二三态非门、第三三态非门、第四三态非门、第一反相器和第二反相器，所述高4位码实现电路包括第三双向移位寄存器、第四双向移位寄存器、第二码输出寄存器、第五预置开关、第六预置开关、第七预置开关、第八预置开关、第三反相器、第四反相器、第五反相器和第六反相器，所述控制逻辑电路包括第一与门、第二与门、第三与门、第四与门、第一或门、第一同或门、第一D触发器、第二D触发器、第七反相器、第八反相器、第九反相器、第十反相器和第十一反相器，其中： 低4位码实现电路中第一双向移位寄存器的最高位通过第三三态非门与该第一双向移位寄存器的右移的串行数据输入端连接，第二双向移位寄存器的最高位通过第四三态非门与该第二双向移位寄存器的右移的串行数据输入端连接，第一双向移位寄存器的最低位通过第一三态非门与该第一双向移位寄存器的左移的串行数据输入端连接，第二双向移位寄存器的最低位通过第二三态非门与该第二双向移位寄存器的左移的串行数据输入端连接，第一三态非门和第二三态非门的控制端由第一D触发器的正相输出端控制，第三三态非门和第四三态非门的控制端由第一D触发器的反相输出端控制，高4位码实现电路中第三双向移位寄存器的最低位通过第三反相器与该第三双向移位寄存器的左移的串行数据输入端连接，第四双向移位寄存器的最低位通过第四反相器与该第四双向移位寄存器的左移的串行数据输入端连接； 所述低4位码实现电路中的第一码输出寄存器的四个输出端分别连接第七反相器、第八反相器、第九反相器和第十反相器的输入端，第七反相器、第八反相器、第十反相器的输出端和第九反相器输入端分别连接第一与门的输入端，第七反相器、第八反相器、第九反相器和第十反相器的输出端分别连接第二与门的输入端； 第一与门和第二与门的输出端分别连接第一或门的输入端，第一或门的输出端连接第一D触发器的时钟输入端，第一D触发器的数据端与其反相输出端连接，第一D触发器的正相输出端连接至第二D触发器的数据端，第一D触发器和第二D触发器的正相输出端分别连接至第一同或门的输入端，第一同或门输出端和第一D触发器的正相输出端分别连接第三与门的输入端，第一同或门输出端和第一D触发器的反相输出端分别连接第四与门的输入端； 所述第三与门的输出端通过第三预置开关连接低4位码实现电路中第一双向移位寄存器和第二双向移位寄存器的第二选择输入模式端，第四与门输出端通过第四预置开关连接低4位码实现电路中第一双向移位寄存器和第二双向移位寄存器的第一选择输入模式端，第一D触发器的正相输出端分别连接第一三态非门和第二三态非门的控制端，第一D触发器的反相输出端分别连接第三三态非门和第四三态非门的控制端，第一同或门的输出端通过第十一反相器和第七预置开关分别连接高4位码实现电路中第三双向移位寄存器和第四双向移位寄存器的第二选择输入模式端, 第八预置开关连接高4位码实现电路中第三双向移位寄存器和第四双向移位寄存器的第一选择输入模式端。 【当前权利人】东南大学 【当前专利权人地址】江苏省无锡市菱湖大道99号 【统一社会信用代码】12100000466006770Q 【家族引证次数】3.0 【家族被引证次数】4

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