【摘要】 本发明公开了一种基于VPX总线结构的数据处理系统，包括：一主控子系统以及多个通过一数据交换子系统与主控子系统连接的数据处理子系统；主控子系统负责数据输入输出、任务分发及动态管理，数据交换子系统负责主控子系统和数据处理子系统之间的高速数据交互，数据处理子系统负责数据的高速处理。本发明数据处理系统基于VPX总线架构，采用模块化设计，易裁剪，具有处理速度块、功耗低、扩展灵活、坚固性强等特点；浮点处理性能超过1500GFLOPS，具备10Gbps以太网数据输入，20Gbps高速串行总线互联。 【专利类型】发明授权 【申请人】浙江大学 【申请人类型】学校 【申请人地址】310027 浙江省杭州市西湖区浙大路38号 【申请人地区】中国 【申请人城市】杭州市 【申请人区县】西湖区 【申请号】CN201210149330.8 【申请日】2012-05-15 【申请年份】2012 【公开公告号】CN102710477B 【公开公告日】2014-11-05 【公开公告年份】2014 【授权公告号】CN102710477B 【授权公告日】2014-11-05 【授权公告年份】2014.0 【IPC分类号】H04L12/40; G06F9/50 【发明人】陈耀武; 刘雪松 【主权项内容】一种基于VPX总线结构的数据处理系统，其特征在于，包括：一主控子系统以及通过一数据交换子系统与主控子系统连接的多个数据处理子系统；所述的主控子系统负责接收待处理数据，对各数据处理子系统的负载进行动态监测，并根据监测结果将待处理数据及对应的任务指令通过数据交换子系统分发给各数据处理子系统，最后汇总数据处理子系统处理后得到的最终数据并输出；所述的待处理数据包括外部设备提供的原始数据或数据处理子系统处理后返回给主控子系统的中间数据；所述的数据处理子系统负责通过数据交换子系统接收所述的待处理数据和任务指令，并根据任务指令对待处理数据进行处理，并将处理后得到的中间数据或最终数据通过数据交换子系统提交给主控子系统；所述的主控子系统和数据处理子系统均包括多核处理器以及与多核处理器相连的多块DDR3存储芯片；数据处理子系统的多核处理器通过PCI-E交换机连接有多个浮点运算处理器；所述的数据交换子系统包括PowerPC处理器以及与PowerPC处理器相连的多块DDR3存储芯片和以太网交换机；所述的以太网交换机通过以太网接口与数据处理子系统的多核处理器和主控子系统的多核处理器相连；数据处理子系统的多核处理器和主控子系统的多核处理器均通过管理接口与数据交换子系统的PowerPC处理器相连；数据交换子系统的PowerPC处理器和主控子系统的多核处理器均连接有PCI-E交换机，主控子系统的PCI-E交换机和数据处理子系统的PCI-E交换机均通过PCI-E接口与数据交换子系统的PCI-E交换机相连；主控子系统的PCI-E交换机和数据处理子系统的PCI-E交换机均连接有FPGA，数据交换子系统的PowerPC处理器连接有RapidIO交换机，所述的FPGA通过RapidIO接口与所述的RapidIO交换机相连；主控子系统的FPGA具有用户I/O接口；主控子系统的多核处理器通过1G以太网接口和10G以太网接口接收外部设备提供的原始数据；数据处理子系统的多核处理器具有外部调试接口。 【当前权利人】浙江大学 【当前专利权人地址】浙江省杭州市西湖区浙大路38号 【专利权人类型】公立 【统一社会信用代码】12100000470095016Q 【引证次数】4.0 【他引次数】4.0 【家族引证次数】4.0 【家族被引证次数】24

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