【摘要】 本发明公开了一种基于FPGA驱动发生的级联型多电平变频器，包括变频控制器和与变频控制器相连的FPGA；FPGA包括总线接口模块、分频模块、正弦波发生模块、载波发生模块和驱动信号发生模块。本发明采用移相载波SPWM技术，将N个载波与三相调制波分别进行比较，从而得到N个双电平三相SPWM信号；本发明充分利用FPGA的特性，把SPWM信号发生所需的数据存储、地址发生和控制电路等全部集成进一块芯片中，使得变频系统集成度高、部件数量少、成本低、可靠性高；且器件资源利用率高，降低了开关频率，提高了边带谐波阶次，使得变频系统开关损耗更低，谐波含量更少。 【专利类型】发明授权 【申请人】浙江日风电气有限公司 【申请人类型】企业 【申请人地址】311212 浙江省杭州市余杭区仓前镇龙泉路2号 【申请人地区】中国 【申请人城市】杭州市 【申请人区县】余杭区 【申请号】CN201210030509.1 【申请日】2012-02-10 【申请年份】2012 【公开公告号】CN102545680B 【公开公告日】2014-12-31 【公开公告年份】2014 【授权公告号】CN102545680B 【授权公告日】2014-12-31 【授权公告年份】2014.0 【IPC分类号】H02M7/483 【发明人】朱毅; 万刚; 冯成杰; 程平; 潘理富; 焦新平; 蒋侃; 王万林; 方天戈; 熊亭亭 【主权项内容】1.一种基于FPGA驱动发生的级联型多电平变频器，包括变频控制器；其特征在于：所述的变频控制器连接有FPGA； 所述的FPGA包括总线接口模块、分频模块、正弦波发生模块、载波发生模块和驱动信号发生模块；其中：总线接口模块与变频控制器和正弦波发生模块相连，分频模块与正弦波发生模块和载波发生模块相连，驱动信号发生模块与正弦波发生模块和载波发生模块相连，所述的正弦波发生模块包括一可控开关、一地址寄存器、一存储器、一乘法器和两个加法器；第一可控开关的输入端与分频模块相连，控制端接收给定的使能信号，输出端与地址寄存器的控制端和第一存储器的控制端相连；第一加法器的输入端与总线接口模块相连，输出端与地址寄存器的输入端相连；地址寄存器的输出端与第一加法器的加数端和第二加法器的加数端相连；第二加法器的三个输入端分别接收给定的三组相位控制字，三个输出端分别与第一存储器的三个输入端相连；第一存储器的三个输出端分别与乘法器的三个输入端相连；乘法器的乘数端与总线接口模块相连，三个输出端与驱动信号发生模块相连，所述的载波发生模块包括一可控开关、一计数器、一加法器和一存储器；第二可控开关的输入端与分频模块相连，控制端接收给定的使能信号，输出端与计数器的控制端和第二存储器的控制端相连；第三加法器的N个输入端分别接收给定的N组相位控制字，加数端与计数器的输出端相连，N个输出端分别与第二存储器的N个输入端相连；第二存储器的N个输出端与驱动信号发生模块相连；N为多电平变频器的级数，所述的驱动信号发生模块为由3N个信号比较合成单元组成的N×3的单元阵列，所述的信号比较合成单元的第一输入端与正弦波发生模块相连，第二输入端与载波发生模块相连，两个输出端输出一对互补的驱动信号；N为多电平变频器的级数，所述的信号比较合成单元包括一比较器、一延时器、一与门和一或非门；其中：比较器的两个输入端分别为信号比较合成单元的两个输入端，输出端与延时器的输入端、与门的第一输入端和或非门的第一输入端相连；延时器的输出端与与门的第二输入端和或非门的第二输入端相连；与门的输出端和 或非门的输出端分别为信号比较合成单元的两个输出端。 【当前权利人】浙江日风电气股份有限公司 【当前专利权人地址】浙江省杭州市余杭区仓前街道龙潭路26号1幢、2幢 【专利权人类型】其他股份有限公司(非上市) 【统一社会信用代码】91330100676768239M 【引证次数】3.0 【自引次数】1.0 【他引次数】2.0 【家族引证次数】3.0 【家族被引证次数】8

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