【摘要】 本发明涉及带组合逻辑通路的寄存器，包括寄存器、多路选择器、第一锁存器、第二锁存器、传输门、第一与门、第二与门、非门。通过上述数字电路器件形成一个同时具备时序和组合逻辑功能的单元，将增加设计的灵活性，使得电路在流片完成以后，仍然可以通过硬件或者软件的方式配置。根据不同时钟频率和应用要求，调整该结构为时序逻辑或者组合逻辑，可以重新定义数据通路的结构和长度、流水线的结构等等。 【专利类型】发明授权 【申请人】无锡华大国奇科技有限公司 【申请人类型】企业 【申请人地址】214062 江苏省无锡市滨湖区滴翠路100号530大厦2号楼1501室 【申请人地区】中国 【申请人城市】无锡市 【申请人区县】滨湖区 【申请号】CN201210059121.4 【申请日】2012-03-08 【申请年份】2012 【公开公告号】CN102611431B 【公开公告日】2014-12-24 【公开公告年份】2014 【授权公告号】CN102611431B 【授权公告日】2014-12-24 【授权公告年份】2014.0 【IPC分类号】H03K19/173 【发明人】曹富强 【主权项内容】带组合逻辑通路的寄存器，其特征在于：包括多路选择器、第一锁存器latch1、第二锁存器latch2、传输门T、第一与门A1、第二与门A2、非门；多路选择器的输入端分别连接第二锁存器latch2输出端、外部使能信号端口、外部数据信号端口；第一锁存器latch1的输出端通过传输门T与第二锁存器latch2连接，第一锁存器latch1的输入端连接第二与门A2的输出端；所述第二与门A2的两个输入端分别连接外部使能信号端口、外部数据信号端口；第一与门A1的两个输入端分别连接外部使能信号端口、时钟信号CK端口；第一与门A1的输出端与非门输入端连接；非门的输入端与输出端分别与传输门T连接；时钟信号CK与使能信号FWD通过第一与门A1后产生的反相时钟nclk，再经过非门形成非反相时钟clk，用于电路的主要部分；在电路的主要部分，外部数据信号I分成两路，一路接第二与门A2；另一路接到多路选择器；第二与门A2的输出端接到第一锁存器latch1，然后依次接到传输门T和第二锁存器latch2；在传输门T的输出端引出信号经由第二锁存器latch2接到多路选择器；当使能信号FWD为0时，时钟有效并输出nclk和clk，外部数据信号I通过第二与门A2，多路选择器选通传输门T的连接；在时钟信号CK的低电平，第一锁存器latch1透明，外部数据信号I进入传输门T的输入；而第二锁存器latch2锁存，第二锁存器latch2输出端的值为上一次翻转时保存在latch2中的值；在时钟信号CK的高电平，第一锁存器latch1锁存，而第二锁存器latch2透明，时钟低电平时输入的外部数据信号I通过传输门T，穿过第二锁存器latch2和多路选择器；从而Z端的值在时钟的上升沿更新，Z端为带组合逻辑通路的寄存器的输出端；当使能信号FWD为1时，第一与门A1，第二与门A2不被选通，多路选择器选通输入外部数据信号I；从而单元的逻辑功能表现为一个缓冲器，表现为组合逻辑，表达式为Z=I；使能信号FWD连接到第一与门A1和第二与门A2，作用是在使能信号FWD为1时，锁存器和时钟不翻转，从而避免额外的功耗；外部数据信号对应设置外部数据信号端口，外部使能信号对应设置外部使能信号端口，时钟信号CK外部对应设置时钟信号端口。 【当前权利人】无锡华大国奇科技有限公司 【当前专利权人地址】江苏省无锡市滨湖区滴翠路100号530大厦2号楼1501室 【专利权人类型】有限责任公司(自然人投资或控股) 【统一社会信用代码】913202116945321909 【引证次数】8.0 【自引次数】1.0 【他引次数】7.0 【家族引证次数】10.0 【家族被引证次数】4

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