【摘要】 本实用新型公开一种采样时钟控制电路，包括第一PMOS管、第二PMOS管、第一NMOS管、延时模块、基准模块、第一反相器、与非门，其中第一PMOS管漏接信号输入、栅接第一时钟信号、源接信号输出、衬底接电源，第二PMOS管漏接第二时钟信号、栅接第一内部连线、源接基准电压、衬底接电源；第一NMOS管漏接信号输入、栅接第二时钟信号、源接信号输出、衬底接地；延时模块输入端接第一时钟信号，输出端接第一延时时钟信号；第一反相器的输入端接第一时钟信号，输出端接第二内部连线；与非门的两个输入端分别接第二内部连线和第一延时时钟信号，输出端接第一内部连线；电容两端分别接到第一延时时钟信号、第二时钟信号；基准模块接到基准电压。 【专利类型】实用新型 【申请人】无锡华润矽科微电子有限公司 【申请人类型】企业 【申请人地址】214061 江苏省无锡市梁溪路14号 【申请人地区】中国 【申请人城市】无锡市 【申请人区县】滨湖区 【申请号】CN201020694058.8 【申请日】2010-12-30 【申请年份】2010 【公开公告号】CN201937574U 【公开公告日】2011-08-17 【公开公告年份】2011 【授权公告号】CN201937574U 【授权公告日】2011-08-17 【授权公告年份】2011.0 【IPC分类号】H03M1/54 【发明人】徐栋; 杨思彦; 陈富涛; 严淼; 彭云武 【主权项内容】一种采样时钟控制电路，包括第一PMOS管、第二PMOS管、第一NMOS管、延时模块、基准模块、第一反相器、与非门，其特征在于：第一PMOS管漏接信号输入、栅接第一时钟信号、源接信号输出、衬底接电源，第二PMOS管漏接第二时钟信号、栅接第一内部连线、源接基准电压、衬底接电源；第一NMOS管漏接信号输入、栅接第二时钟信号、源接信号输出、衬底接地；延时模块输入端接第一时钟信号，输出端接第一延时时钟信号；第一反相器的输入端接第一时钟信号，输出端接第二内部连线；与非门的两个输入端分别接第二内部连线和第一延时时钟信号，输出端接第一内部连线；电容两端分别接到第一延时时钟信号、第二时钟信号；基准模块接到基准电压。 数据由整理 【当前权利人】无锡华润矽科微电子有限公司 【当前专利权人地址】江苏省无锡市梁溪路14号 【被引证次数】2 【被自引次数】2.0 【家族被引证次数】2

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