【摘要】 本发明公开了一种提高半导体电子器件击穿电压的结构及半导体电子器件。该提高半导体电子器件击穿电压的结构包括由并行设置的多个微纳米级沟道组成的沟道阵列，通过将该沟道阵列设置于半导体电子器件有源区内位于源极和漏极之间，且位于栅极下方的区域中，可有效改善栅漏之间的电场分布，进而能够大幅提高半导体电子器件的关态击穿电压等。本发明适用于各种基于异质结界面处二维电子气工作的半导体电子器件，并可同时满足实际应用的要求。 【专利类型】发明申请 【申请人】中国科学院苏州纳米技术与纳米仿生研究所 【申请人类型】科研单位 【申请人地址】215125 江苏省苏州市工业园区独墅湖高校区若水路398号 【申请人地区】中国 【申请人城市】苏州市 【申请人区县】吴中区 【申请号】CN201210326246.9 【申请日】2012-09-06 【申请年份】2012 【公开公告号】CN103681792A 【公开公告日】2014-03-26 【公开公告年份】2014 【IPC分类号】H01L29/10; H01L29/778 【发明人】蔡勇; 顾国栋; 张宝顺 【主权项内容】1.一种提高半导体电子器件击穿电压的结构，包括异质结结构，所述异质结结构上分布有源极、栅极和漏极，所述异质结结构由上、下层异质材料组成，该上、下层异质材料界面处形成有量子阱限定的二维电子气，其特征在于： 在所述异质结结构上端面上位于源极和漏极之间，且位于栅极下方的区域中设有沟道阵列，所述沟道阵列包括并行排布的两条以上具有纳米级至微米级宽度的沟道，所述沟道的深度大于上层异质材料的厚度，而每一沟道的两端分别指向栅极和漏极， 并且，所述栅极长度为Lg，所述栅极与漏极之间的间距为Lgd，栅极与沟道阵列之间的间距为L1，沟道阵列的长度为L2，沟道阵列与漏极之间的间距为L3，其中，-Lg0。 【当前权利人】中国科学院苏州纳米技术与纳米仿生研究所 【当前专利权人地址】江苏省苏州市工业园区独墅湖高校区若水路398号 【统一社会信用代码】12100000717826387T 【引证次数】3.0 【被引证次数】6 【自引次数】2.0 【他引次数】1.0 【被自引次数】2.0 【被他引次数】4.0 【家族引证次数】3.0 【家族被引证次数】6

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