【摘要】 本发明涉及一种具有P+浮栅电极的非挥发性记忆体及其制备方法，其半导体基板内的上部设有记忆体细胞；记忆体细胞包括PMOS访问晶体管、控制电容及编程电容；半导体基板内的上部设有若干隔离沟槽，隔离沟槽内设置有隔离介质以形成领域介质区域；记忆体细胞内的PMOS访问晶体管、控制电容及编程电容通过领域介质区域相互隔离；半导体基板的第一主面上淀积有栅介质层，所述栅介质层覆盖隔离沟槽的槽口并覆盖半导体基板的第一主面；PMOS访问晶体管、控制电容两侧隔离沟槽的顶角正上方均设置P+浮栅电极，所述P+浮栅电极位于栅介质层上，并与相应隔离沟槽的顶角相对应。本发明能与CMOS逻辑工艺兼容，提高数据保留时间，提高非挥发性记忆体的使用可靠性。 【专利类型】发明授权 【申请人】无锡来燕微电子有限公司 【申请人类型】企业 【申请人地址】214028 江苏省无锡市新区长江路21-1号无锡国家集成电路设计园(创源大厦)207-3室 【申请人地区】中国 【申请人城市】无锡市 【申请人区县】江阴市 【申请号】CN201210237668.9 【申请日】2012-07-11 【申请年份】2012 【公开公告号】CN102723333B 【公开公告日】2014-09-03 【公开公告年份】2014 【授权公告号】CN102723333B 【授权公告日】2014-09-03 【授权公告年份】2014.0 【IPC分类号】H01L27/115; H01L21/762; H01L21/8247 【发明人】方英娇; 方明 【主权项内容】一种具有P+浮栅电极的非挥发性记忆体，包括半导体基板，所述半导体基板内的上部设有若干用于存储的记忆体细胞(100)；所述记忆体细胞(100)包括PMOS访问晶体管(110)、控制电容(120)及编程电容(130)；其特征是：所述半导体基板内的上部设有若干隔离沟槽(10)，所述隔离沟槽(10)内设置有隔离介质以形成领域介质区域(14)；记忆体细胞(100)内的PMOS访问晶体管(110)、控制电容(120)及编程电容(130)通过领域介质区域(14)相互隔离；半导体基板的第一主面(32)上淀积有栅介质层(15)，所述栅介质层(15)覆盖隔离沟槽(10)的槽口并覆盖半导体基板的第一主面(32)；PMOS访问晶体管(110)、控制电容(120)两侧隔离沟槽(10)的顶角(30)正上方均设置P+浮栅电极(20)，所述P+浮栅电极(20)位于栅介质层(15)上，并与相应隔离沟槽(10)的顶角(30)相对应；所述半导体基板的材料包括硅，半导体基板为P导电类型基板(1)或N导电类型基板(39)；所述半导体基板为P导电类型基板(1)时，所述PMOS访问晶体管(110)、控制电容(120)及编程电容(130)通过P型导电类型基板(1)内的第二N型区域(3)及第二N型区域(3)上方的第三N型区域(4)与P型导电类型基板(1)相隔离；所述栅介质层(15)上设有浮栅电极(16)，所述浮栅电极(16)覆盖并贯穿PMOS访问晶体管(110)、控制电容(120)及编程电容(130)上方对应的栅介质层(15)，浮栅电极(16)的两侧淀积有侧面保护层(17)，侧面保护层(17)覆盖浮栅电极(16)的侧壁；PMOS访问晶体管(110)包括第一N型区域(2)及位于所述第一N型区域(2)内上部的P型源极区(13)与P型漏极区(21)，控制电容(120)包括P型区域A(5)及位于所述P型区域A(5)内上部的P型掺杂区域C(6)与P型掺杂区域D(9)；编程电容(130)包括P型区域B(31)及位于所述P型区域B(31)内上部的P型掺杂区域E(24)与P型掺杂区域F(27)；P型掺杂区域C(6)、P型掺杂区域D(9)、P型掺杂区域E(24)、P型掺杂区域F(27)、P型源极区(13)及P型漏极区(21)与上方的浮栅电极(16)相对应，并分别与相应的栅介质层(15)及领域介质区域(14)相接触。 【当前权利人】浙江锋华创芯微电子有限公司 【当前专利权人地址】浙江省金华市浦江县仙华街道百炼大道281号 【专利权人类型】有限责任公司(非自然人投资或控股的法人独资) 【统一社会信用代码】913202145767459889 【引证次数】5.0 【自引次数】2.0 【他引次数】3.0 【家族引证次数】5.0

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