【摘要】 本实用新型涉及一种16路大动态数字接收机，其中频信号先用16片AD转换器进行直接采样使其变为数字信号，再将16路数据信号分成两组输到第一片FPGA和第二片FPGA中，这两片FPGA中的逻辑设计完全相同，在第一片FPGA中8路数据和预置频率码的数控振荡器产生两路正交的本振数据经过两个数字乘法器后产生含有基带的I路信号和Q路信号；此信号经过梳状抽取滤波器和有限冲激响应滤波器进行数字低通滤波，滤波后得到的8路接收通道的数字基带I路信号和Q路信号的数据位于并行至串行转换单元，通过LVDS高速差分发送器压制为16位差分数据信号送出，第一片、第二片FPGA共送出32位差分数据信号发送给第三片FPGA。 -官网 【专利类型】实用新型 【申请人】中国电子科技集团公司第十四研究所 【申请人类型】企业 【申请人地址】210000 江苏省南京市1313信箱 【申请人地区】中国 【申请人城市】南京市 【申请人区县】雨花台区 【申请号】CN201020521875.3 【申请日】2010-09-07 【申请年份】2010 【公开公告号】CN201766581U 【公开公告日】2011-03-16 【公开公告年份】2011 【授权公告号】CN201766581U 【授权公告日】2011-03-16 【授权公告年份】2011.0 【IPC分类号】H04B1/16 【发明人】汪欣; 张朝辉 【主权项内容】一种16路大动态数字接收机，其特征在于：包括16片AD转换器、三片FPGA、光电转换器；第一片FPGA和第二片FPGA上配置有数控振荡器、16×16数字乘法器、CIC梳状抽取滤波器、FIR有限冲激响应滤波器、并行至串行转换单元、LVDS高速差分发送器；中频信号先用16片AD转换器对其进行直接采样使其变为数字信号，再将这16路数据信号分成两组输入到第一片FPGA和第二片FPGA中，这两片FPGA中的逻辑设计完全相同，在第一片FPGA中8路数据和预置频率码的数控振荡器产生两路正交的本振数据经过两个16×16数字乘法器后产生含有基带的I路信号和Q路信号；I路信号和Q路信号经过梳状抽取滤波器CIC和有限冲激响应滤波器FIR进行数字低通滤波，滤波后得到的8路接收通道的数字基带I路信号和Q路信号的数据共256位，位于并行至串行转换单元，通过LVDS高速差分发送器压制为16位差分数据信号送出，第一片FPGA和第二片FPGA共送出32位差分数据信号发送给第三片FPGA进行高速数据并串转换；第三片FPGA上配置LVDS差分数据接收器、FIFO；32位差分数据信号经过16位LVDS差分数据接收器进行接收恢复，再通过一片16位FIFO将数据信号送入到高速串行接口，串行接口按照8位转10位协议将数据信号传出第三片FPGA外的光电转换器后最终由光纤输出。 【当前权利人】中国电子科技集团公司第十四研究所 【当前专利权人地址】江苏省南京市1313信箱 【被引证次数】7 【被他引次数】7.0 【家族被引证次数】7

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