【摘要】 本发明公开了一种基于神经元MOS管的电压型四值施密特触发器电路，包括具有回差特性的阈0.5反相运算和阈0.5运算电路部分11，具有回差特性的阈1.5反相运算和阈1.5运算电路部分12，具有回差特性的阈2.5反相运算和阈2.5运算电路部分13，四值信号传输控制电路部分14。本发明完全基于标准的双层多晶硅CMOS工艺，并且四值施密特电路中的三个回差电压值可以通过改变电容耦合系数比来调整。采用具有独立浮栅结构的互补神经元MOS管方案，保证了电路具有低功耗和高噪声容限的特点。此外，由于采用神经元MOS管设计的阈运算及其反相电路容易实现对阈值的控制，这使得所提出的四值施密特电路具有简单的结构。 【专利类型】发明授权 【申请人】浙江大学城市学院 【申请人类型】学校 【申请人地址】310015 浙江省杭州市拱墅区湖州街51号 【申请人地区】中国 【申请人城市】杭州市 【申请人区县】拱墅区 【申请号】CN201210142541.9 【申请日】2012-05-09 【申请年份】2012 【公开公告号】CN102638248B 【公开公告日】2014-11-19 【公开公告年份】2014 【授权公告号】CN102638248B 【授权公告日】2014-11-19 【授权公告年份】2014.0 【IPC分类号】H03K3/3565 【发明人】杭国强; 周选昌; 吴剑钟; 胡晓慧; 杨旸; 章丹艳 【主权项内容】一种基于神经元MOS管的电压型四值施密特触发器电路；其特征是：所述基于神经元MOS管的电压型四值施密特触发器电路包括阈0.5电路(11)、阈1.5电路(12)、阈2.5电路(13)和四值信号传输控制电路(14)；所述阈0.5电路(11)分别连接有电源VDD、电源V2以及输入信号端Vin；所述阈1.5电路(12)分别连接有电源VDD、电源V2、电源V1以及输入信号端Vin；所述阈2.5电路(13)分别连接有电源VDD、电源V1以及输入信号端Vin；所述四值信号传输控制电路(14)分别连接有电源VDD、电源V1、电源V2以及输出信号端Vout；所述阈0.5电路(11)、阈1.5电路(12)以及阈2.5电路(13)分别与四值信号传输控制电路(14)相连接；所述阈0.5电路(11)包括具有回差特性的阈0.5反相运算电路和阈0.5运算电路；所述阈0.5反相运算电路和阈0.5运算电路由互补型的阈0.5反相器、二值CMOS反相器Ⅰ和反馈电路构成；所述互补型阈0.5反相器包括神经元pMOS管mp1和神经元nMOS管mn1；所述二值CMOS反相器Ⅰ包括pMOS管mp2和nMOS管mn2；所述神经元pMOS管mp1的源极接电源VDD，神经元pMOS管mp1的漏极接所述神经元nMOS管mn1的漏极, 神经元pMOS管mp1有三个栅输入端，这三个输入栅极与浮栅之间的耦合电容分别为电容Cp1、电容Cp2和电容Cp3；所述神经元nMOS管mn1的源极接地，神经元nMOS管mn1有三个栅输入端，这三个输入栅极与浮栅之间的耦合电容分别为电容Cn1、电容Cn2和电容Cn3；所述二值CMOS反相器Ⅰ中pMOS管mp2的源极接电源VDD，pMOS管mp2的漏极接二值CMOS反相器Ⅰ中nMOS管mn2的漏极，nMOS管mn2的源极接地；所述二值CMOS反相器Ⅰ中pMOS管mp2的栅极与nMOS管mn2的栅极相接作为二值CMOS反相器Ⅰ的输入端；所述二值CMOS反相器Ⅰ的输入端与所述神经元pMOS管mp1的漏极和所述神经元nMOS管mn1的漏极相连接；所述神经元nMOS管mn1的一个栅输入端和所述神经元pMOS管mp1的一个栅输入端与输入信号端Vin相接；所述神经元pMOS管mp1的另一个栅输入端与电源VDD相连接，神经元pMOS管mp1的剩余一个输入栅与所述二值CMOS反相器Ⅰ中pMOS管mp2的漏极和nMOS管mn2的漏极相接形成正反馈电路；所述神经元nMOS管mn1的另一个栅输入端接电源V2，神经元nMOS管mn1的剩余一个输入栅与所述二值CMOS反相器Ⅰ中pMOS管mp2的漏极和nMOS管mn2的漏极相接形成正反馈电路；所述阈1.5电路(12)包括具有回差特性的阈1.5反相运算电路和阈1.5运算电路；所述阈1.5反相运算电路和阈1.5运算电路由互补型的阈1.5反相器、二值CMOS反相器Ⅱ以及反馈电路组成；所述互补型阈1.5反相器包括神经元pMOS管mp3和神经元nMOS管mn3；所述二值CMOS反相器Ⅱ包括pMOS管mp4和nMOS管mn4；所述神经元pMOS管mp3的源极接电源VDD，神经元pMOS管mp3的漏极接神经元nMOS管mn3的漏极，神经元pMOS管mp3有三个栅输入端，这三个输入栅极与浮栅之间的耦合电容分别为电容Cp4、电容Cp5和电容Cp6；所述神经元nMOS管mn3的源极接地，神经元nMOS管mn3有三个栅输入端，这三个输入栅极与浮栅之间的耦合电容分别为电容Cn4、电容Cn5和电容Cn6；所述二值CMOS反相器Ⅱ中pMOS管mp4的源极接电源VDD，pMOS管mp4的漏极接二值CMOS反相器Ⅱ中nMOS管mn4的漏极，nMOS管mn4的源极接地；所述二值CMOS反相器Ⅱ中pMOS管mp4的栅极与nMOS管mn4的栅极相接作为二值CMOS反相器Ⅱ的输入端；所述二值CMOS反相器Ⅱ的输入端与所述神经元pMOS管mp3的漏极和所述神经元nMOS管mn3的漏极相连接；所述神经元nMOS管mn3的一个栅输入端和所述神经元pMOS管mp3的一个栅输入端与输入信号端Vin相接；所述神经元pMOS管mp3的另一个栅输入端接电源V2，神经元pMOS管mp3的剩余一个输入栅与所述二值CMOS反相器Ⅱ中pMOS管mp4的漏极和nMOS管mn4的漏极相接形成正反馈电路；所述神经元nMOS管mn3的另一个栅输入端接电源V1，神经元nMOS管mn3的剩余一个输入栅与所述二值CMOS反相器Ⅱ中pMOS管mp4的漏极和nMOS管mn4的漏极相接形成正反馈电路；所述阈2.5电路(13)包括具有回差特性的阈2.5反相运算电路和阈2.5运算电路；所述阈2.5反相运算电路和阈2.5运算电路由互补型的阈2.5反相器、二值CMOS反相器Ⅲ以及反馈电路组成；所述阈2.5反相器包括神经元pMOS管mp5和神经元nMOS管mn5；所述二值CMOS反相器Ⅲ包括pMOS管mp6和nMOS管mn6；所述神经元pMOS管mp5的源极接电源VDD，神经元pMOS管mp5的漏极接所述神经元nMOS管mn5的漏极，神经元pMOS管mp5有三个栅输入端，这三个输入栅极与浮栅之间的耦合电容分别为电容Cp7、电容Cp8和电容Cp9；所述神经元nMOS管mn5的源极接地，神经元nMOS管mn5有三个栅输入端，这三个输入栅极与浮栅之间的耦合电容分别为电容Cn7、电容Cn8和电容Cn9；所述二值CMOS反相器Ⅲ中pMOS管mp6的源极接电源VDD，pMOS管mp6的漏极接二值CMOS反相器Ⅲ中nMOS管mn6的漏极，nMOS管mn6的源极接地；所述二值CMOS反相器Ⅲ中pMOS管mp6的栅极与nMOS管mn6的栅极相接作为二值CMOS反相器Ⅲ的输入端；所述二值CMOS反相器Ⅲ的输入端与所述神经元pMOS管mp5的漏极和所述神经元nMOS管mn5的漏极相连接；所述神经元nMOS管mn5的一个栅输入端和所述神经元pMOS管mp5的一个栅输入端与输入信号端Vin相接，所述神经元pMOS管mp5的另一个栅输入端接电源V1，神经元pMOS管mp5的剩余一个输入栅与所述二值CMOS反相器Ⅲ中pMOS管mp6的漏极和nMOS管mn6的漏极相接形成正反馈电路；所述神经元nMOS管mn5的另一个栅输入端接地，神经元nMOS管mn5的剩余一个输入栅与所述二值CMOS反相器Ⅲ中pMOS管mp6的漏极和nMOS管mn6的漏极相接形成正反馈电路；所述四值信号传输控制电路(14)由pMOS管mp7、pMOS管mp8、pMOS管mp9和nMOS管mn7、nMOS管mn8、nMOS管mn9组成；所述pMOS管mp7的源极接电源VDD，pMOS管mp7的漏极接所述nMOS管mn7的漏极，pMOS管mp7的栅极连接至所述阈0.5电路(11)中二值CMOS反相器Ⅰ中pMOS管mp2和nMOS管mn2的漏极；所述nMOS管mn7的源极接地，nMOS管mn7的栅极连接至所述阈2.5电路(13)中二值CMOS反相器Ⅲ中pMOS管mp6和nMOS管mn6的漏极；所述pMOS管mp8的漏极和所述pMOS管mp9的源极串接于电源V2与输出信号端Vout之间，pMOS管mp8的栅极连接至所述阈0.5电路(11)中神经元pMOS管mp1和神经元nMOS管mn1的漏极；所述nMOS管mn8的源极和nMOS管mn9的漏极串接于输出信号端Vout与电源V1之间；所述nMOS管mn9的栅极接至所述阈2.5电路(13)中神经元pMOS管mp5和神经元nMOS管mn5的漏极；所述pMOS管mp9的栅极和所述nMOS管mn8的栅极相连接至所述阈1.5电路(12)中二值CMOS反相器Ⅱ中pMOS管mp4和nMOS管mn4的漏极。 【当前权利人】浙江大学城市学院 【当前专利权人地址】浙江省杭州市拱墅区湖州街51号 【专利权人类型】公立 【统一社会信用代码】12330100470090282R 【引证次数】3.0 【自引次数】1.0 【他引次数】2.0 【家族引证次数】3.0 【家族被引证次数】9

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