【摘要】 本发明公开了一种通过训练加修正配置DDR3中数据选通信号延时的方法，以实现合理配置数据组的写操作数据选通信号延时值。本发明方法主要是通过训练找出每个数据组能完成正常写入再读出正确的Write DQS延时值的范围，再根据时钟信号的飞越总线走线经过所有内存芯片相邻两两之间的延时差值，对Write DQS延时值范围进行修正，最后对各个数据组的修正后Write DQS延时可配置的最大值与最小值分别求平均值，作为最终的每个数据组的Write DQS的延时值。本发明通过写数据进去再读出来的方式比较是否正确，简单实用，容易操作。 【专利类型】发明授权 【申请人】江苏中科梦兰电子科技有限公司 【申请人类型】企业 【申请人地址】215500 江苏省苏州市常熟市虞山镇梦兰工业园 【申请人地区】中国 【申请人城市】苏州市 【申请人区县】常熟市 【申请号】CN201210004995.X 【申请日】2012-01-10 【申请年份】2012 【公开公告号】CN102637155B 【公开公告日】2014-11-05 【公开公告年份】2014 【授权公告号】CN102637155B 【授权公告日】2014-11-05 【授权公告年份】2014.0 【IPC分类号】G06F13/20 【发明人】张福新; 吴少刚; 周国强; 钱宇力; 张斌 【主权项内容】一种通过训练加修正配置DDR3中数据选通信号延时的方法，其特征在于，包括如下步骤：步骤一：印制电路板PCB设计中，通道内所有数据组做严格延时等长控制；步骤二：进行写操作数据选通信号延时训练所需的基本配置，给每个数据组配置一个能够满足基本的读操作的参数，包括控制器接受数据窗口开启的时机、读操作中数据选通信号针对数据的延时、写操作中数据针对数据选通信号的延时；步骤三：进行通道内所有数据组的写操作数据选通信号延时训练，然后统计得到所有数据组写操作数据选通信号延时可配置的范围；步骤四：根据内存模组的时钟信号的飞越总线在相邻两两内存芯片之间的延时差值来制作修正表，并根据修正表修正各个数据组写操作数据选通信号延时可配置的范围；步骤五：针对每一个数据组，将其修正后写操作数据选通信号延时可配置的最大值与最小值求平均值，将该平均值作为写操作数据选通信号延时最终值；按此方式完成所有数据组的写操作数据选通信号延时最终值的配置；步骤六：将各个数据组的写操作数据选通信号延时最终值写入相应的延时寄存器，控制相应写操作时序。 【当前权利人】江苏航天龙梦信息技术有限公司 【当前专利权人地址】江苏省苏州市常熟市琴川街道梦兰村 【专利权人类型】有限责任公司 【统一社会信用代码】91320581759687282F 【引证次数】6.0 【他引次数】6.0 【家族引证次数】6.0 【家族被引证次数】24

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