【摘要】 本发明涉及通信中的数据码数调整装置中使用 的缓冲器器件, 特别是指用单端口RAM小块的组合代替双端口 RAM构成具有同时异步读写的缓冲器, 包括存储器、比较器和 译码器, 其特征在于还设有M个选择器、与门和2M个三态门, 其中译码器是读地址高Ah位译码器和写地址高Ah位译码器, 选择器是2选1选择器, 存储器由M个单端口RAM小块组成。 由它组成码速调整模块更能与其它模块有机结合, 用于数据传 输系统, 可降低系统成本。 【专利类型】发明申请 【申请人】国家科学技术委员会高技术研究发展中心 【申请人类型】科研单位 【申请人地址】100862北京市海淀区复兴路乙15号 【申请人地区】中国 【申请人城市】北京市 【申请人区县】海淀区 【申请号】CN98103535.3 【申请日】1998-07-31 【申请年份】1998 【公开公告号】CN1219056A 【公开公告日】1999-06-09 【公开公告年份】1999 【授权公告号】CN1090859C 【授权公告日】2002-09-11 【授权公告年份】2002.0 【IPC分类号】H04L25/00 【发明人】徐元欣; 王匡; 袁雪芬 【主权项内容】1、一种可同时异步读写的缓冲器，包括存储器1、比较器2和译码器3， 其特征在于还设有M个选择器4、与门5和2M个三态门6，其中译码器3是读地址 高Ah位译码器和写地址高Ah位译码器，选择器4是2选1选择器，存储器1由M个 单端口RAM小块组成；写地址总线AW中低AI位连接选择器4的“1”端，读地 址总线AR中低AI位连接选择器4的“O”端，写地址总线AW中高Ah位接写地址 高Ah译码器3的输入端，其M个译码输出端分别接M个选择器4的控制端和M个三 态门6的控制端，M个选择器4的输出端对接M个RAM小块的地址输入端；写地 址高Ah位译码器3的M个译码输出端分别接M个与门5的输入端，与门5的另一输 入端与写/读信号连接，与门5的输出端接RAM小块写/读控制端；读地址总线 AR中高Ah位接读地址高Ah位译码器3的输入端，其M个译码输出端分别与M个三 态门6的控制端连接，M个三态门6的输入端对应与M个RAM小块的数据端连接， 三态门6的输出至读取数据总线DR；写入数据总线DW与M个三态门3的输入端连 接，M个三态门3的输出端对应与M个RAM小块的数据端连接；写地址总线AW中 高Ah位接比较器2的P输入端，读地址总线AR中高Ah位接比较器2的Q输入端， 比较器2的输出接读写冲突指示。 【当前权利人】国家科学技术委员会高技术研究发展中心 【当前专利权人地址】北京市海淀区复兴路乙15号 【被引证次数】5.0 【被他引次数】5.0 【家族被引证次数】6.0

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