【摘要】 本发明涉及一种高速和低功耗快闪存储器架构及操作方法，其包括若干存储分块，每列存储分块组均通过相应的GBL线与第二多路选择器相连，第二多路选择器上设置若干第二检测放大器，存储分块内包括若干快闪存储比特单元，行存储群组内每行快闪存储比特单元的控制极端相互连接后与对应的WL位线端相连接，行存储群组与列存储群组内快闪存储比特单元的源极端相互连接后均与SL位线端相连接，列存储群组内每列快闪存储比特单元的漏极端相互连接后与对应的BL位线端相连接，且列存储群组内对应的BL位线端与第一多路选择器相连；第一多路选择器上设置若干第一检测放大器。本发明结构紧凑，操作速度快，降低功耗，能降低处理器系统的使用成本，适用范围广。 （，） 【专利类型】发明授权 【申请人】无锡来燕微电子有限公司 【申请人类型】企业 【申请人地址】214028 江苏省无锡市新区长江路21-1号无锡国家集成电路设计园(创源大厦)208-3室 【申请人地区】中国 【申请人城市】无锡市 【申请人区县】江阴市 【申请号】CN201210098584.1 【申请日】2012-04-01 【申请年份】2012 【公开公告号】CN102664040B 【公开公告日】2014-08-13 【公开公告年份】2014 【授权公告号】CN102664040B 【授权公告日】2014-08-13 【授权公告年份】2014.0 【IPC分类号】G11C11/413 【发明人】方英娇; 雷杰米; 方芳 【主权项内容】一种高速和低功耗快闪存储器架构的操作方法，其特征是：包括若干存储分块，所述存储分块对应规则排布后形成行存储分块组及列存储分块组，所述每列存储分块组均通过相应的GBL线与第二多路选择器(4)相连，所述第二多路选择器(4)上设置若干第二检测放大器(5)；存储分块内包括若干快闪存储比特单元，所述快闪存储比特单元包括控制极端、源极端及漏极端；若干快闪存储比特单元规则排布形成行存储群组及列存储群组，行存储群组内每行快闪存储比特单元的控制极端相互连接后与对应的WL位线端相连接，行存储群组与列存储群组内快闪存储比特单元的源极端相互连接后均与SL位线端相连接，列存储群组内每列快闪存储比特单元的漏极端相互连接后与对应的BL位线端相连接，且列存储群组内对应的BL位线端与第一多路选择器(1)相连；第一多路选择器(1)上设置若干第一检测放大器(2)，并通过第一检测放大器(2)及对应的GBL线与第二多路选择器(4)相连；对存储分块的操作方法包括对存储分块内行存储群组与列存储群组的操作方法，对行存储群组与列存储群组内快闪存储比特单元的操作方法包括数据写入操作、数据读取操作及数据擦除操作；将第二操作偏压始终加载于SL位线端上；选取行存储群组与列存储群组交叉确定的快闪存储比特单元，并将第一操作偏压加载于对应的WL位线端上，第三操作偏压加载于其余的WL位线端上；通过多路选择器选择对应的BL位线端，并将第四操作偏压加载于选择对应的BL位线端上，第五操作偏压加载于其余的BL位线端上；当第一操作偏压、第二操作偏压与第四操作偏压对应配合，使得选中的BL位线端与WL位线端交叉确定的快闪存储比特单元达到热通道电子注入所需的电压，且第二操作偏压、第三操作偏压与第五操作偏压对应配合，使得行存储群组与列存储群组内其余快闪存储比特单元的电压与所需的热通道电子注入电压不匹配时，以能向所述交叉确定的快闪存储比特单元内写入所需的数据，实现对快闪存储器架构的数据写入操作；当第一操作偏压、第二操作偏压与第四操作偏压对应配合，以能测定流过所述交叉确定的快闪存储比特单元的电流值，同时，第二操作偏压、第三操作偏压与第五操作偏压对应配合，关断行存储群组与列存储群组内其余快闪存储比特单元的电流输出，以能读取所述交叉确定的快闪存储比特单元的存储状态，实现对快闪存储器架构的数据读取操作；当第一操作偏压、第二操作偏压与第四操作偏压对应配合，以使得与第一操作偏压相连的快闪存储比特单元的源极端与控制端的电压差与所需的擦除电压匹配，且第三操作偏压与第四操作偏压对应配合，使得与第三操作偏压相连的快闪存储比特单元的源极端与控制端的电压差与所需的擦除电压不匹配时，以能存储与第一操作偏压相连对应的行存储群组，实现对快闪存储器架构的数据擦除操作。 【当前权利人】苏州锋驰微电子有限公司 【当前专利权人地址】江苏省苏州市张家港保税区长江大厦908室 【专利权人类型】有限责任公司(非自然人投资或控股的法人独资) 【统一社会信用代码】913202145767459889 【引证次数】4.0 【他引次数】4.0 【家族引证次数】4.0 【家族被引证次数】3

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