【摘要】 本发明公开了一种微处理器及计算机系统，旨在提供一种用于解决处理器中需要多种乘累加模式支持的乘累加装置。该乘累加装置包括预译码单元模块、部分积产生单元模块、Wallace树型加法单元模块、累加单元模块和最终结果单元模块，并按顺序依次连接。与现有技术相比，本发明的有益效果是：提出了一种不需要产生BOOTH编码系数的部分积联合产生方法，可以将部分积产生逻辑减少一个环节，降低部分积产生电路的时延和门数，在保证功能同时减小电路实现的代价，可以均衡各个流水级的时延，满足DSP高工作频率要求。 【专利类型】发明申请 【申请人】浙江大学 【申请人类型】学校 【申请人地址】310027浙江省杭州市西湖区浙大路38号 【申请人地区】中国 【申请人城市】杭州市 【申请人区县】西湖区 【申请号】CN200410084483.4 【申请日】2004-11-19 【申请年份】2004 【公开公告号】CN100363885C 【公开公告日】2008-01-23 【公开公告年份】2008 【授权公告号】CN100363885C 【授权公告日】2008-01-23 【授权公告年份】2008.0 【IPC分类号】G06F7/544 【发明人】陈继承; 刘鹏; 姚庆栋; 史册; 王维东 【主权项内容】1.一种乘累加装置，其特征在于包括：预译码单元模块(10)、部分积产生 单元模块(20)、Wal？lace树型加法单元模块(30)、累加单元模块(40)和最终结 果单元模块(50)，所述预译码单元模块(10)、部分积产生单元模块(20)、Wallace 树型加法单元模块(30)、累加单元模块(40)和最终结果单元模块(50)按顺序依 次连接； 所述预译码单元模块(10)包括多位乘数输入模块(101)、多位被乘数输入模 块(102)、多位乘累加算法选择器模块(104)、平方标志位模块(105)、乘法数据 类型标志位模块(106)和预译码逻辑模块(103)，多位乘数输入模块(101)、多位 被乘数输入模块(102)、多位乘累加算法选择器模块(104)、平方标志位模块 (105)、乘法数据类型标志位模块(106)分别连接至预译码逻辑模块(103)； 所述多位乘累加算法选择器模块(104)用于选择当前的运算为乘法运算还 是乘累加运算，同时选择参与运算乘数和被乘数的符号类型，以及当前运算结 构是否需要舍入； 所述平方标志位模块(105)用于选择当前运算是否是平方乘法或乘累加； 所述乘法数据类型标志位模块(106)用于选择当前的乘数和被乘数的数据 类型； 所述预译码逻辑模块(103)的作用是，根据MF、SQUARE、MODE信号的指示 输出参与乘法操作的多位数据，同时输出它们的符号类型位；其中多位乘累加 算法功能信号MF用于选择当前的运算为乘法运算还是乘累加运算，同时选择参 与运算乘数和被乘数的符号类型，以及当前运算是否需要舍入；一位平方标志 信号SQUARE用于判断当前运算是平方运算还是乘累加；乘法数据类型标志信号 MODE用于选择当前的乘数和被乘数的数据类型。 【当前权利人】浙江大学 【当前专利权人地址】浙江省杭州市西湖区浙大路38号 【专利权人类型】公立 【统一社会信用代码】12100000470095016Q 【引证次数】3.0 【他引次数】3.0 【家族引证次数】3.0 【家族被引证次数】9.0

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